i.MX BSP Porting Guide - Connecting LVDS Panel

정보
IMXBSPPG
Rev. LF5.15.5_1.0.0, 31 March 2022를 기준으로 작성

 

Chapter 12 Connecting LVDS Panel

12.1 Introduction

이 장에서는 LVDS 인터페이스를 지원하는 i.MX 레퍼런스 보드에 LVDS 패널을 연결하는 방법을 설명한다. 현재 IPU가 있는 i.MX 6, i.MX 8QuadMax, i.MX 8QuadXPlus, i.MX 8M Plus는 LVDS 디스플레이 인터페이스를 지원한다. LVDS의 구현은 i.MX 8용 DRM 드라이버와 i.MX 6용 프레임버퍼 드라이버이다. LVDS는 i.MX 8용 DRM LDB 드라이버와 i.MX 6용 프레임버퍼 드라이버로 구성된 LVDS Display bridge(LBB)에 연결된다.

 

IPU가 있는 i.MX 6에는 외부 브리지 없이 LVDS 패널을 구동시키는 LVDS 디스플레이 브리지(LDB) 블록이 있다. IPU가 있는 i.MX의 LDB는 LVDS 인터페이스를 통해 IPU에서 외부 디스플레이 디바이스로 동기화된  RGB 데이터 흐름을 지원한다.

 

LDB 지원에는 아래 활동이 포함된다 :

• 관련 디바이스에 연결 - LVDS 수신기가 있는 디스플레이.
• 외부 디스플레이 수신기와 LVDS 디스플레이 표준에 따라 데이터를 정렬한다.
• 동기화와 컨트롤 기능.

 

12.1.1 Connecting an LVDS panel to the i.MX 8

i.MX 8과 8M Plus의 LVDS 인터페이스는 DRM 디스플레이 프레임워크로 구현된다. 이 LVDS 인터페이스는 it6263 인코더를 사용하는 i.MX QuadMax의 Mixel과 i.MX 8QuadXPlus의 Mixel Combo와 함께 작동한다. 둘 다 1080p 해상도를 지원한다. it6263에 대한 연결은 arch/arm64/boot/dts/freescale의 커널 저장소에 있는 fsl-imx8qxp-mek-it6263-lvds0-dual-channel.dts와 같은 디바이스 트리를 통해 설정된다.

 

12.1.2 Connecting an LVDS panel to the i.MX 6

24비트 LVDS 패널(LVDS 데이터 신호 4쌍)용 커널 명령어 라인은 패널이 정상적으로 연결된 경우 아래 라인을 표시한다 :

video=mxcfb0:dev=ldb,if=RGB24

18비트 LVDS 패널(LVDS 데이터 신호 3쌍)용 커널 명령어 라인은 패널이 정상적으로 연결된 경우 아래 라인을 표시한다 :

video=mxcfb0:dev=ldb,if=RGB666

 

12.2 Enabling an LVDS channel with LDB

LDB 디바이스가 mxc 디스플레이 코어 드라이버에 감지(probe)되면, 드라이버는 LDB의 레퍼런스 저항 모드를 구성하는 DTS 파일의 플랫폼 데이터 정보를 사용하여, LVDS 인터페이스가 있는 외부 디스플레이 디바이스의 비디오 모드를 일치 시키려고 시도한다. 디스플레이 신호 극성과 LDB 컨트롤 비트는 일치하는 비디오 모드에 따라 설정된다.

 

LDB의 LVDS 채널 매핑 모드와 LDB 비트 매핑 모드는 사용자가 설정한 LDB 디바이스 트리 노드에 따라 설정된다.

 

LVDS 채널은 아래와 같이 활성화된다 :

1. ldb_di_clk의 parent clock과 parent clock rate를 설정한다.
2. ldb_di_clk의 rate를 설정한다.
3. 디스플레이 신호의 극성, LVDS 채널 매핑 모드, 비트 매핑 모드, 레퍼런스 저장 모드를 포함하여 LDB를 적절한 모드로 설정한다.
4. ldb_di_clk와 parent clock을 모두 활성화한다.

 

12.3 LDB ports on i.MX 6

아래 그림은 LDB 블록을 보여준다.

Figure 4. i.MX 6 LVDS Display Bridge (LDB) block

LDB에는 아래의 포트가 있다 :

• 두 개의 입력 병렬 디스플레이 포트
• 두 개의 출력 LVDS 채널
• LDB 파라미터와 작업을 구성하기 위한 컨트롤 신호
• SoC PLL의 clock

 

12.3.1 LBD on i.MX 6 for input parallel display ports

LDB는 하나 또는 두 개(DI0, DI1)의 병렬 RGB 입력 포트를 지원하도록 구성할 수 있다. LDB는 동기 액세스 모드만 지원한다.

 

각 RGB 데이터 인터페이스에는 아래를 포함한다 :

• 18 또는 24 비트 RGB 데이터
• 픽셀 clock
• 컨트롤 신호
• HSYNC, VSYNC, DE와 하나의 추가 옵션인 범용 컨트롤
•  픽셀 clock 주기에 데이터 인터페이스당 최대 28비트 전송

LDB는 아래 데이터 rate를 지원한다 :

• 이중 채널 출력의 경우 : 최대 170MHz 픽셀 clock (예 : 60Hz에서 UXGA-1600 x 1200 + 35% 블랭킹)
• 단일 채널 출력의 경우 : 인터페이스당 최대 85MHz (예 : 60Hz에서 WXGA-1366 x 768 + 35% 블랭킹)

 

12.3.2 LDB on i.MX 6 Output LVDS ports

LDB에는 두 개의 LVDS 채널이 있다. 이것은 LVDS 인터페이스나 LVDS 수신기를 통해 외부 LCD 디스플레이에 RGB 데이터와 컨트롤을 전달하는 데 사용된다. 각 채널은 PadP와 PadM을 포함하는 LVDS 패드를 나타내는 쌍으로 4개의 데이터 쌍과 1개의 clock 쌍으로 구성된다.

 

LVDS 포트는 아래와 같이 사용할 수 있다 :

• 단일 채널 출력 1개
• 이중 채널 출력 1개 : 단일 입력, 2개의 출력 채널로 분할
• 동일한 출력 2개 : 단일 입력이 두 개의 출력 채널로 전송됨
• 독립적인 출력 2개 : 각각 고유한 출력 채널로 전송되는 2개의 입력